器件

GW5A-25

GW5AT-60(SERDES)

GW5A-138

GW5AT-138(SERDES)

逻辑单元(LUT4)

23,040

57,600

138,240

138,240

寄存器(REG)

23,040

57,600

138,240

138,240

分布式静态随机存储器SSRAM(Kb)

180

450

1,080

1,080

块状静态随机存储器BSRAM(Kb)

1,008

2,322

6,120

6,120

块状静态随机存储器数目BSRAM(个)

56

129

340

340

DSP

28

120

298

298

最多锁相环(PLLs)[1]

6

10

12

12

全局时钟

32

32

32

32

高速时钟

16

20

24

24

Transceivers

0

4

0

8

Transceivers速率

N/A

270Mbps-12.5Gbps

N/A

270Mbps-12.5Gbps

PCIe 2.0 硬核

0

1, x1, x2, x4 PCIe 2.0

0

1, x1,x2, x4, x8 PCIe 2.0

LVDS (Gbps)

1.25

1.25

1.25

1.25

DDR3 (Gbps)

1,066

1,333

1,333

1,333

MIPI DPHY硬核

2.5G(Rx/Tx) 

4个数据通道,1个时钟通道

2.5G(Rx/Tx) 

8个数据通道,2个时钟通道

2.5G(Rx) 

8个数据通道,2个时钟通道

2.5G(Rx) 

8个数据通道,2个时钟通道

ADC

1

1

2

2

GPIO Bank数

9[2]

5

6

6

最大I/O数

236

250

376

376

核电压

0.9V/1.0V

0.9V/1.0V

0.9V/1.0V

0.9V/1.0V

封装

间距(mm)

尺寸(mm)

E-pad尺寸(mm)

GW5A-25

GW5AT60(SERDES)

GW5A-138

GW5AT-138

(SERDES)

FPG676A

1.0

27 x 27

-

-

-

-

312(150)


注:[1] 不同封装支持的锁相环数量不同,此处为最大值。

       [2] 其中一个 Bank 是 JTAG Bank,具有 4 个 IO。


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    晨熙家族

    基于高云半导体FPGA的MIPI接口匹配方案


    ▲ 符合标准《MIPI Alliance Standard for DPHY Specification》版本1.1。

    ▲ MIPI CSI2 和 DSI, RX 和 TX 器件接口。


    晨熙家族

    基于高云半导体FPGA的RISC-V方案


    ▲ 包含一个32-bit的RISC-V微处理器和系统外设。



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